DXR165の備忘録

自分用の備忘録です。

Intel Kaby Lake-S Datasheet の調査メモ  

最終更新日 2017/11/12 15:34

Intel Kaby Lake-S Datasheet でBIOS ROMやSPIを調査したメモです。


7th Generation Intel® Processor
Families for S Platforms and Intel®
CoreT X-Series Processor Family
Datasheet, Volume 2 of 2

Supporting 7th Generation Intel® CoreTM Processor Families, Intel®
Pentium® Processor Family, and Intel® Celeron® Processor Family for
S Platforms and Intel® Core""' X-Series Processor Platforms

May 2017


2 Processor Configuration Register Definitions and Address Ranges
|--2.6 PCI Memory Address Range (TOLUD - 4 GB)
     |--2.6.4 High BIOS Area

セキュリティ上の理由から、プロセッサはこの範囲を確実にDMIにデコードします。
このポジティブデコードは、重なり合う範囲が無視されることを保証する。
これにより、ブートベクタとBIOSがPCHを実行するようになります。
PCIメモリアドレス範囲の上位2 MB(FFE0_0000h〜FFFF_FFFFh)は、
システムBIOS(High BIOS)、PCIデバイス用の拡張BIOS、およびシステムBIOSのA20エイリアスに予約されています。
プロセッサはリセット後にHigh BIOSから実行を開始します。 この領域は積極的にDMIにデコードされます。 BIOSに必要な実際のアドレス空間は2 MB未満です。
ただし、この領域の最小プロセッサMTRR範囲は2 MBです。 したがって、完全な2
MBを考慮する必要があります。




Intel® 200 (including X299) and
Intel® Z370 Series Chipset Families
Platform Controller Hub (PCH)
Datasheet - Volume 1 of 2

October 2017
Revision 003


4 Memory Mapping
|--4.3 Memory Map
     |--4.3.1 Boot Block Update Scheme

The PCH supports a “Top-Block Swap” mode that has the PCH swap the top block in the
FWH or SPI flash (the boot block) with another location. This allows for safe update of
the Boot Block (even if a power failure occurs). When the “top-swap” enable bit is set,
the PCH will invert A16 for cycles going to the upper two 64—KB blocks in the FWH or
appropriate address lines as selected in Boot Block Size (BOOT_BLOCK_SIZE) soft
strap for SPI.

For FHW when top swap is enabled, accesses to FFFF_0000h-FFFF_FFFFh are directed
to FFFE_0000h-FFFE_FFFFh and vice versa. When the Top Swap Enable bit is 0, the PCH
will not invert A16.

For SPI when top swap is enabled, the behavior is as described below. When the Top
Swap Enable bit is O, the PCH will not invert any address bit.



9 Pin Straps
The following signals are used for static configuration. They are sampled at the rising
edge of RSMRST# or PCH_PWROK to select configuration and then revert later to their
normal usage. To invoke the associated mode, the signal should be driven at least four
PCI clocks prior to the time it is sampled.

The PCH implements soft straps, which are used to configure specific functions within
the PCH and processor very early in the boot process before BIOS or software
intervention. The PCH will read soft strap data out of the SPI device prior to the de-
assertion of reset to both the Intel Management Engine and the Host system.

静的構成には以下の信号が使用されます。
RSMRST#またはPCH_PWROKの立ち上がりエッジでサンプリングされ、コンフィギュレーションを選択した後、通常の使用状態に戻します。
関連モードを起動するには、サンプリングされる前に少なくとも4つのPCIクロックで信号を駆動する必要があります。

PCHはソフトストラップを実装しています。ソフトストラップは、BIOSやソフトウェアの介入前に起動プロセスの早い段階で、PCHとプロセッサ内の特定の機能を設定するために使用されます。
PCHは、インテルマネジメントエンジンとホストシステムの両方にリセットを解除する前に、ソフトウェアのストラップデータをSPIデバイスから読み込みます




32 Serial Peripheral Interface for FIash/TPM (SPI0)

|--32.3 概要
PCHは、システムフラッシュおよびTPMデバイスをサポートするための1つのシリアル周辺インターフェイス(SPI0)を提供します。
インターフェイスは3つのチップセレクト信号(CS#)を実装し、最大2つのフラッシュデバイスと1つのTPMデバイスをPCHに接続できます。
CS0#とCS1#はフラッシュデバイスに使用され、CS2#はTPM専用です。
SPIインタフェースは、1.8Vまたは3.3Vのいずれかをサポートします。

注:この章で説明するSPIインタフェースは、フラッシュとTPMのサポートのみを対象としています。
このインタフェースは、汎用SPI(GSPI)など、このドキュメントで説明されている他のSPIとは異なります。

|--32.7 Functional Description


32.7.1.2.2 SPI Flash Regions
In Descriptor Mode the Flash is divided into five separate regions.

Table 32-1. SPI Flash Regions

Region Content
0 Flash Descriptor
1 BIOS
2 Intel Management Engine
3 Gigabit Ethernet
4 Platform Data
8 EC

リージョンにアクセスできるマスターは4つだけです。
BIOSコードを実行するホストプロセッサ、ギガビットイーサネットソフトウェアを実行する内蔵ギガビットイーサネットおよびホストプロセッサ、Intel Management Engine、およびEC。
フラッシュディスクリプタとインテル®MEリージョンは、唯一の必須リージョンです。
フラッシュディスクリプタは領域0になければならず、領域0はデバイス0(オフセット0)の最初のセクタに配置する必要があります。 その他の地域は、任意の順序で編成することができます。
リージョンは複数のコンポーネントにわたって拡張できますが、連続している必要があります。


32.7.1.3 Flashディスクリプタ
フラッシュコンポーネント0のボトムセクタにはフラッシュディスクリプタが含まれています。
Flash Descriptorの最大サイズは4 KBです。
SPIフラッシュデバイスのブロック/セクタサイズが4 KBより大きい場合、フラッシュディスクリプタは最初のブロックの最初の4 KBのみを使用します。
フラッシュディスクリプタは、メモリの最下部(00h)に独自のブロックを必要とします。
フラッシュディスクリプタに格納されている情報は、製造プロセス中にのみ書き込むことができます。その理由は、コンピュータが製造現場を離れるときに読み込み/書き込み許可を読み取り専用に設定する必要があるからです。
フラッシュディスクリプタは、図32-1に示すように11つのセクションで構成されています。

フラッシュシグネチャは、ディスクリプタモードを選択するとともに、フラッシュがプログラムされ、機能しているかどうかを確認します。 ディスクリプタモードにするには、フラッシュの最下部(オフセット10h)のデータが0FF0A55Ahでなければなりません。

Descriptorマップには、他の5つのディスクリプタセクションへのポインタと、それぞれのディスクリプタセクションのポインタがあります。

コンポーネントセクションには、システム内のSPIフラッシュに関する情報が含まれています。
(チップ消去のような)無効な命令、及び読み出し、高速読み出し及び書き込み/消去命令のための周波数のうちの少なくとも1つを含むことができる。

Regionセクションは、3つの他のリージョンと各リージョンのサイズを指します。

マスターリージョンには、フラッシュのセキュリティ設定が含まれており、各リージョンの読み取り/書き込みパーミッションを付与し、各マスターをリクエスタIDで識別します。

プロセッサおよびPCHソフトストラップセクションには、プロセッサおよびPCHの設定可能なパラメータが含まれています。

32.7.1.3.1ディスクリプタ・マスター領域
マスタ領域は、SPIデバイスの各領域の読み出しおよび書き込みアクセス設定を定義します。 マスター領域は、BIOS、ギガビットイーサネット、管理エンジン、およびECの4つのマスターを認識します。 各マスタは、プライマリ領域の直接読み取りのみを許可されています。


32.7.1.4 Flash Access
There are two types of accesses: Direct Access and Program Register Accesses.
32.7.1.4.1 Direct Access
Masters are allowed to do direct read only of their primary region
— Gigabit Ethernet region can only be directly accessed by the Gigabit Ethernet
controller. Gigabit Ethernet software must use Program Registers to access the
Gigabit Ethernet region.

Master's Host or Management Engine virtual read address is converted into the SPI
Flash Linear Address (FLA) using the Flash Descriptor Region Base/Limit registers

32.7.1.4.2 Program Register Access
Program Register Accesses are not allowed to cross a 4-KB boundary and can not
issue a command that might extend across two components

Software programs the FLA corresponding to the region desired
— Software must read the devices Primary Region Base/Limit address to create a
FLA.




Intel® 200 (including X299) and
Intel® Z370 Series Chipset Families
Platform Controller Hub (PCH)
Datasheet - Volume 2 of 2

October 2017
Revision 005







8 SP1 Interface (D31:F5)
8.1 SP1 Configuration Registers Summary

8.1.8 BIOS Control (BIOS_SPI_BC)—Offset DCh

OS Function Hide (OSFH): This bit controls read access to SPI‘s
Device ID, Vendor ID PCI Config register. This bit does not affect
access to any other PCI Config registers. This bit is locked with
BILD. Trusted BIOS must set this bit prior to starting the OS.

0 : DeviceID, VendorID can be read

1 : reads to Device ID, Vendor ID return invalid data



BIOS Interface Lock-Down (BILD): When set, prevents TS and
BBS from being changed. This bit can only be written from O to 1
once.







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